38 年前の 1971 年 11 月 15 日、インテルの歴史的なマイクロプロセッサ 4004 の出荷が開始された。つまり 3 日前に 38 周年を迎えたわけだが、これを記念してインテルは 4004 ファミリ (MCS-4) をリバースエンジニアリングしていたチームに対し、その詳細情報を公開することを許諾した (本家 /. 記事より)。 対象は以下の通り。 マイクロプロセッサ 40042k ビット ROM 4001320ビット RAM 4002I/O エクスパンダ 4003これが初となる完全な 4004 ファミリの公開情報は、4004.com の Web ページで参照できる。この情報は歴史的興味がある人や教育など、非営利目的 (CC license Attribution-Noncommercial-Share Alike 3.0) で利用可能となっている。 ここではリバースエンジニアリン
●TLP Processing Hints ここまでは、PCI Express Gen3の基本仕様(Base Specification)に関する話題であったが、ここからは追加仕様(Supplemental Specification)の話である。元々PCI Expressは、基本仕様が上がるたびに、追加仕様といった形で、次々に新機能を追加してきた。といっても、1.0の場合は機械的/電気的な追加が主であり、Expressモジュールとかビデオカード向けの150W仕様、Mini CEMとかPCI Expressケーブル、あるいはPCI Express→PCI/PCI-Xブリッジといったあたりが、後から追加として列挙された。では、PCI Express Gen2はというと、メジャーなものはI/Oの仮想化である。 まず2007年3月にATS(Address Translation Services
9月24日(現地時間) 発表 米Transmetaは24日(現地時間)、財務アドバイザーであるPiper Jaffray & Co.の支援の下、Transmetaの売却先を募集するプロセスを開始したと発表した。Transmetaは売却の可能性を検討し、株式保有者の価値の最大化を目指す。 また同日、TransmetaとIntelは、Transmetaの技術と知的所有権について2件の合意に至ったと発表した。 1つめの合意は、TransmetaがIntelに、非独占的に技術をライセンシングし、開発と商用利用を可能にするというもの。2つめは、2007年12月の合意を修正し、Transmetaの2017年12月31日までに提出される特許を含んだ非独占ライセンシングをIntelに行なうというもの。その見返りに、当初は2009年から2013年までIntelが1年あたり2,000万ドルを支払う予定だったが
8月26日のHOT CHIPSのPC Chipsのセッションで、IntelのアーキテクトのRonak Singhal氏がNehalemに関する発表を行った。但し、使用された発表スライドは、殆どが、前の週のIntel Developer Forumのものと同じであった。 Intelの次世代プロセサNehalemの発表を行うRonak Singhal氏 45nm半導体プロセスで製造されるNehalemは、現在のCore 2(Meromアーキテクチャ)から進化した次世代アーキテクチャのプロセサであり、それに続いてNehalemを32nmプロセスにシュリンクしたWestmere、そして更に次次世代アーキテクチャのSandyBridgeへと進化していくというロードマップが示された。 また、マルチコア化の進展から、Nehalemアーキテクチャは、用途に応じてコア数を可変しやすいようにモジュラーに作られ
8月25日、26日にスタンフォード大学のメモリアルオーディトリアムで開催されたHOT CHIPS 20では、IntelのTukwila、富士通のSPARC64 VII、そしてSunのRockの3種のサーバプロセサが発表された。HOT CHIPS全体の最後のセッションであるServer Chipsセッションの最初の発表はIntelのTukwilaである。 Tukwilaについて発表するIntelのEric Delano氏 IntelのTukwilaは、Itaniumラインの次世代プロセサであり、PC Chipsセッションで発表されたNehalemの共通のQPIをサポートしている。TukwilaとNehalemベースのXeonの大きな違いは、対象とするサーバの規模の違いである。Xeon系は、どちらかというと1〜4ソケットのサーバに主力を置いているが、Itanium系は8CPU以上の大きなサーバ
2月20日 発表 株式会社東芝と、ソニー株式会社、株式会社ソニー・コンピュータエンタテインメント(SCE)は20日、PS3チップ製造の合弁会社の設立で合意し、正式契約を締結したと発表した。本件は、2007年10月18日の段階で基本合意していた。 新会社は、ソニーセミコンダクタ九州 長崎テクノロジーセンター内に設立し、2008年4月1日より業務を開始する予定。管理運営の分担などの詳細は順次決定していく。 社名は未定。出資比率および資本金は当初の予定通り、東芝が60%、ソニーが20%、SCEが20%で、資本金が1億円。代表者は会長兼CEOを東芝から、社長兼COOをソニーから選任予定としている。 製造設備は、長崎テクノロジーセンターのFab2内にある65nmプロセス/300mmウェハ対応ライン(一部を除く)。これを東芝が2007年度内にソニーグループから約900億円で購入し、新会社の営業開始から
●ノースブリッジチップが消えるIntelとAMDの戦略 PCからチップセットが消えて行く。メインストリーム&バリューPCのメインチップは、GPUを統合したCPUとI/Oチップの2チップ構成になる。PCのシステムパーティショニングは、新しい時代に入る。この変化は、CPUメーカーのFab戦略に大きな変動をもたらす。CPUメーカーは、統合化によって先端プロセスのキャパシティを増やさせなければならないからだ。 今後2～3年で、ノースブリッジチップ(MCH/GMCH/IOH)は、ハイエンドPC以外では姿を消してゆく。伝統的なPCの「CPU+ノースブリッジチップ+サウスブリッジチップ」の3チップソリューションは消え、「CPU+I/Oチップ」2チップ構成へと移行する。 Intelは、次のCPUアーキテクチャ「Nehalem(ネハーレン)」世代からCPU側にグラフィックス統合チップセット(GMCH)機能を
今年の予定について日本語サイトでいろいろと書かれています ・AMDは再び立ち上がれるのか？ 北米＆台湾取材から占う2008年 by 4Gamer.net ・PCテクノロジートレンド 2008 SPRING - マルチコアの進化と45nmの攻防 by マイコミジャーナル 4GamerではAMDのCPU・GPUについての情報、マイコミでは各社CPU・GPU・チップセットの情報を元に大胆に予想されています 最新の情報がまとまっていますのでリンク先をご覧下さい ここでは個人的に気になったところだけピックアップしていきます まずはAMD CPUの話から 2008年Q1にエラッタを修正したB3ステップが投入予定となっていますが、最終的な問題の解決はB4あるいはC1ステップになりそうだそうです Cステップは多分45nmとなるかと思いますので、B3がダメならB4で出してくるでしょう マイコミではBar
■はじめに NyaRuRu さん(Microsoft MVP for DirectX/XNA)の発案で、XNA チューニング勉強会が2007 Nov. 22 に開かれました。 内容は、NyaRuRu さんのC#やCLRの話や、XNAの開発チームのひげねこさんこと伊藤雄一さんのXNAでどのようにプログラムをすれば高速化されるかなど、とてもためになるお話がありました。 私も、つゆはらいとして話させていただいたので、その資料をさらしておきます。 ■資料 ■さいごに 長 健太(ＡＢＡ)さんが途中で質問をはさんでくれたので、やりやすかったでした。 と、いうか、結構、構成がずれて話したところもあって、すまんかったでした。
Intelが来年(2008年)後半に投入する、次期CPUマイクロアーキテクチャ「Nehalem(ネハーレン)」。今回のIDFでは、マイクロアーキテクチャの詳細はほとんど公開されなかった。しかし、いくつかのヒントは与えられた。 IntelのStephen L. Smith(スティーブ・L・スミス)氏(Vice President, Director, Digital Enterprise Group Operations, Intel)は、ブリーフィングで次のように語った。 「Nehalemは4イシュー(命令発行)マシーンで、Core 2の4ワイド(=イシュー)マシーンの上に構築されている。しかし、抜本的に異なっており、より高機能になっている」 Intelは、Core 2系のCore Microarchitecture(Core MA)から、命令発行の幅を4イシューに拡張した。Core MA
多くのプログラマにとってメモリアクセスの速度を気しなければならない状況というのはめったに無いが、OS、ライブラリ、コンパイラ、RDBMSなどの実装をする時には意識をしなければならない場合がある。 IA-32 Intel Architecture Optimization Reference Manual (order number 248966) をひもとくと6章にOptimizing Cache Usageというのがある。 マイクロベンマークの定番 lmbench http://www.bitmover.com/lmbench/ では、一次キャッシュ(L1)や二次キャッシュ(L2)を測定してくれる。例えば、わたしが利用しているノートだと、L1が1.776nsでL2が5.3490ns、メインメモリアクセスが139.4nsである。 Memory latencies in nanosecond
実のところ機械語はマシンに対する高レベルな挙動を示す命令であって実行を厳密に写像したものではない。（何を言っているんだわたしは？） 「マシン語ってどんな感じか知りたくなった方へ」という大人気のエントリと、ニコニコ動画を見て、昨今の最新マイクロプロセッサでは機械語がもはや機械の挙動と一対一に対応しなくなっちゃったのである、というツッコミをしたくなった。http://d.hatena.ne.jp/shi3z/20070913 「水野拓宏のTK-80講座」これが素敵すぎる。http://www.nicovideo.jp/watch/sm1048903 最近のプロセッサ(Pentium 4とかXeonとか)は機械語を機械が直接実行するのではなく（じゃあ、なんで機械語というだよというツッコミは諸般の事情で却下（ｗ））、機械語をμOPという機械語と一対Nに対応する命令に変換し実行するのである。Java
マイクロプロセサにはバグは付き物で珍しくはないが、多分、一番有名なバグは、1994年のPentiumの割り算器のバグであろう。このバグは浮動小数点の割り算器のバグでこのコラムで説明してきた整数の割り算器ではないが、割り算を行うハードウェアとしては、整数の場合は商を1の桁まで求めると終わりであるが、浮動小数点の場合はレジスタのビットの範囲まで割り算ループを繰り返し計算するという違いだけで、割り算器としての基本的な動作は同じである。 Pentiumの割り算器は、最小冗長方式のRadix-4 SRTアルゴリズムを用いているが、Dを16/16から32/16の範囲に正規化し、18/16、21/16、24/16、27/16、30/16で分割する6分割のテーブルを用いている。前に掲げた図12のPDプロットではQi=2の上限の斜めの線が、ちょうど、マスの角に掛かっている点が3箇所あるが、Pentiumの6
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