本連載も前回までで、x86系に関しては一応、CPUからGPU、チップセットの各ジャンルについてロードマップを解説し終えた。「さて次に何をやりましょうか?」と編集氏と相談の結果、CPUの内部アーキテクチャーの進化について、これもロードマップ的に紹介することにした。
多彩なアーキテクチャーの進化は相互に関連している
さて、「CPUアーキテクチャーの進化」と一口に言っても、方法論が山ほどあったりする。PC向けのx86 CPUに限って大雑把に分類し、ざっと書き並べても、これくらいの技術が進化の中で採用されている。
- 命令セット自体の進化
- CISC命令の多様化、CISC→RISCの変遷とRISC→CISCへのゆり戻し、ベクトル命令とSIMD/MIMDの進化、VLIW(Very Long Instruction Word)の実用化、MicroOp、コードモーフィング
- CPU処理ユニットの進化
- パイプライン化、スーパーパイプライン化、スーパースケーラー、アウトオブオーダー発行、アウトオブオーダー完了、レジスターリネーミング、投機実行、デコード/実行段分離、分岐予測
- キャッシュの進化
- キャッシュの搭載、ハーバードアーキテクチャーの実装、多階層キャッシュ、トレースキャッシュ、共有キャッシュ、エクスクルーシブキャッシュ、キャッシュスタッシング
- マルチコアの進化
- マルチプロセッサー、マルチコア、SMT(同時マルチスレッディング)、ハイブリッド、ヘテロジニアス
- 回路構成の進化
- プロセス進化(NMOS→BiCMOS→CMOS)、プロセス微細化(数μm→2xnm)、銅配線、Low-k材料、High-kメタルゲート、ダイナミック回路、ドミノ回路、Dual Vt、Multi Vt、マルチパワープレイン、クロックゲーティング、パワーゲーティング
しかも、これらはしばしば相互に関係している。例えば昔の製造プロセスでは、多数のトランジスターを収めるとダイサイズが巨大になってしまい、リーズナブルな価格での製造が不可能だった。そのため、アウトオブオーダーが実装できるようになったのはかなり後のことだし、その際に大容量キャッシュまで統合するのは不可能だったから、2次キャッシュを別チップ化する、なんて形でバランスを取っていた。
ところがプロセスの微細化が進むと、今度は逆にトランジスター数が余るようになってくる。まずは大容量キャッシュの搭載が可能になり、ついで今までは(トランジスター数の制限が理由で)無理だった、さまざまな機能強化が簡単にできるようになった。
言うなれば、利用できるトランジスター数が少ない時期は、「どの機能を搭載するか」をよく吟味する必要があり、この結果として製品ごとのアーキテクチャーの違いが明確に現れた。ところが昨今は利用できるトランジスター数が増えたことにより、「使えそうな技術は全部盛り込む」といった力技が可能になる。そのため以前に比べると、逆に製品ごとのアーキテクチャーの違いが、それほど目立たなくなってきている。
この連載の記事
-
第815回
デジタル
3次キャッシュがスリムになっていたZen 5、ISSCCで公開された詳報 AMD CPUロードマップ -
第814回
PC
インテルがチップレット接続の標準化を画策、小さなチップレットを多数つなげて性能向上を目指す インテル CPUロードマップ -
第813回
PC
Granite Rapid-DことXeon 6 SoCを12製品発表、HCCとXCCの2種類が存在する インテル CPUロードマップ -
第812回
PC
2倍の帯域をほぼ同等の電力で実現するTSMCのHPC向け次世代SoIC IEDM 2024レポート -
第811回
PC
Panther Lakeを2025年後半、Nova Lakeを2026年に投入 インテル CPUロードマップ -
第810回
PC
2nmプロセスのN2がTSMCで今年量産開始 IEDM 2024レポート -
第809回
PC
銅配線をルテニウム配線に変えると抵抗を25%削減できる IEDM 2024レポート -
第808回
PC
酸化ハフニウム(HfO2)でフィンをカバーすると性能が改善、TMD半導体の実現に近づく IEDM 2024レポート -
第807回
PC
Core Ultra 200H/U/Sをあえて組み込み向けに投入するのはあの強敵に対抗するため インテル CPUロードマップ -
第806回
PC
トランジスタ最先端! RibbonFETに最適なゲート長とフィン厚が判明 IEDM 2024レポート -
第805回
PC
1万5000以上のチップレットを数分で構築する新技法SLTは従来比で100倍以上早い! IEDM 2024レポート - この連載の一覧へ